EDA Solution
HDL Designer
| Siemens
HDL Designer
| Siemens
HDL Designer
HDL Designer는 심층 분석 기능, 고급 생성 편집기 및 완전한 프로젝트 및 흐름 관리 기능을 결합하여 개별 엔지니어 및 팀(로컬 또는 원격)의 생산성을 높이고 반복 가능하고 예측 가능한 설계 프로세스를 가능하게 하는 강력한 HDL 설계 환경을 제공합니다.
HDL Designer
HDL Designer는 심층 분석 기능, 고급 생성 편집기 및 완전한 프로젝트 및 흐름 관리 기능을 결합하여 개별 엔지니어 및 팀(로컬 또는 원격)의 생산성을 높이고 반복 가능하고 예측 가능한 설계 프로세스를 가능하게 하는 강력한 HDL 설계 환경을 제공합니다.
HDL Designer는 심층 분석 기능, 고급 생성 편집기 및 완전한 프로젝트 및 흐름 관리 기능을 결합하여 개별 엔지니어 및 팀(로컬 또는 원격)의 생산성을 높이고 반복 가능하고 예측 가능한 설계 프로세스를 가능하게 하는 강력한 HDL 설계 환경을 제공합니다.
KEY FEATURES
Interactive HDL visualization and creation tools
팀이 처음부터 디자인을 만들거나 재사용을 위해 RTL을 평가하든 간에 HDL Designer는 FPGA 및 ASIC 개발을 위한 완전한 디자인 솔루션의 일부를 형성합니다. 엔지니어링 팀이 복잡한 디자인을 분석, 제작 및 관리할 수 있도록 돕습니다.
FPGA 및 ASIC/ASSP을 설계에 있어, 기존의 Design 즉 IP의 재사용율이 80%를 넘고 있으며 동시에 개발기간 단축으로 인해 설계 시간이 매우 짧아지고 있습니다. Siemens 에서 제공하는 HDL Designer 는 이에 따른 문제들(IP Re-use, 짧은 설계 시간, 프로젝트 팀원간의 원활한 협업, Design Data Management 등)에 대한 해결 방법을 제시합니다.
KEY FEATURES
Interactive HDL visualization and creation tools
팀이 처음부터 디자인을 만들거나 재사용을 위해 RTL을 평가하든 간에 HDL Designer는 FPGA 및 ASIC 개발을 위한 완전한 디자인 솔루션의 일부를 형성합니다. 엔지니어링 팀이 복잡한 디자인을 분석, 제작 및 관리할 수 있도록 돕습니다.
FPGA 및 ASIC/ASSP을 설계에 있어, 기존의 Design 즉 IP의 재사용율이 80%를 넘고 있으며 동시에 개발기간 단축으로 인해 설계 시간이 매우 짧아지고 있습니다. Siemens 에서 제공하는 HDL Designer 는 이에 따른 문제들(IP Re-use, 짧은 설계 시간, 프로젝트 팀원간의 원활한 협업, Design Data Management 등)에 대한 해결 방법을 제시합니다.
HDL Designer 의 가장 큰 장점은 기존의 Text 를 통해 RTL 설계를 하는 것과 더불어 그래픽 방식으로 설계를 할 수 있는 점입니다. Block Diagram, State Transition Diagram, Flow Charts, IBD, Truth Tables 등을 통해 직관적으로 설계할 수 있습니다. 또한 Text 로 설계한 것을 그래픽으로, 그래픽으로 설계한 것을 Text 로 변환 하는 것이 가능하여 Code 를 분석하는데 유용합니다.
디자인을 다시 사용하는 경우, 검증된 디자인인지 분석 및 확인을 해야 합니다. HDL Designer 의 기능들을 이용하면, 1분에 수천 개의 파일을 분석해서 디자인의 구조, 동작, 퀄리티를 확인할 수 있어, IP 를 판매하거나, 구매, 재사용 하는 회사에서 유리하게 사용할 수 있습니다.
HDL Designer 는 팀 설계에도 매우 좋은 기능을 제공합니다. 3rd Party Tool 을 연동하여, 간단한 인터페이스로 버전 관리가 가능합니다. RTL Code, Graphical Appearance, Tool Flow 를 통일하여, Project 진행 시 팀원 간의 협업(디자인 공유) 및 Integration 에서 발생할 수 있는 문제를 사전에 방지 할 수 있습니다.
HDL Designer 의 DesignChecker 를 사용하면, 사용자가 설정한 Rule 에 따라 자동으로 RTL 품질을 검사합니다. 검사를 통해 Coding Guideline 위반을 확인하고, 합성에 발생할 수 있는 Error 를 감소시킬 수 있으며, 자동으로 검사가 되기 때문에 시간과 비용이 절감됩니다. DesignChecker 를 통해 나온 결과를 기반으로 HDL Code 퀄리티를 확인 할 수 있고, 빠르게 수정이 가능합니다.