EDA Solution
Modelsim/Questa
| Siemens
Modelsim/Questa
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Modelsim/Questa
A high-performance, easy-to-deploy system for desktop FPGA prototyping
Verilog, VHDL, SystemC, SystemVerilog, Mixed Language 를 지원하는 통합 디버깅 환경의 SKS(Single Kernel Simulator) 기술을 제공하고 있으며, 추가적으로 SystemVerilog, OVM, UVM 과 PSL 의 완벽한 지원을 통해 ASIC/FPGA 를 설계하는데 있어 최적화 된 Simulator 입니다.
Modelsim/Questa
A high-performance, easy-to-deploy system for desktop FPGA prototyping
Verilog, VHDL, SystemC, SystemVerilog, Mixed Language 를 지원하는 통합 디버깅 환경의 SKS(Single Kernel Simulator) 기술을 제공하고 있으며, 추가적으로 SystemVerilog, OVM, UVM 과 PSL 의 완벽한 지원을 통해 ASIC/FPGA 를 설계하는데 있어 최적화 된 Simulator 입니다.
KEY FEATURES
Advanced Verilog simulator
Siemens 의 HDL Simulator 인 ModelSim/Questa 는 ASIC/FPGA 설계를 위한 여러 표준 규격과 OS Platform 을 가장 광범위하게 지원하고, 다양한 3rd Party Tool 과 서로 연계되어, 개발자 엔지니어에게 완벽한 개발 및 디버깅 환경을 지원합니다.
가장 많이 사용되는 기능으로, Simulation 결과 값을 Waveform 형태로 보여줍니다.
Design 의 실제적인 signal 과 function 의 연결 상태와 현 상태에서의 value 값을 보여줍니다.
2차원 배열로 선언 되었을 때, 쉽게 결과 값을 확인 할 수 있도록 보여줍니다.
시뮬레이션 결과 값을 테이블 형태로 나열하여 보여줍니다.
Code Coverage를 이용하면 옵션을 활성화 시키는 것만으로 Simulation을 진행하면서 Statement, Branch, Conditional, Expression, Toggle, FSM Coverage 결과 및 Report 파일을 볼 수가 있습니다.
ModelSim/Questa 에서 제공하는 Waveform Compare 기능을 이용하면, 2개의 Waveform을 비교하여 서로 다르게 나온 결과를 자동적으로 찾아 줍니다. 또한 특정 Signal을 기준으로 하여 Rising 혹은 Falling Edge를 기준으로 비교를 하거나, Command 명령어인 When 구문을 이용하여 특정 조건에 따른 비교를 할 수도 있습니다.
HDL Code 상에서 특정 변수의 값이 사용자가 예상하는 값으로 제대로 동작되는지 모니터링을 하는 기능입니다. 이 기능을 사용하면 시뮬레이션을 다 진행하고 Debugging 을 하는 것이 아닌 Simulation 진행을 하면서 Debugging 을 할 수 있습니다. PSL 과 SVA 를 통해 좀 더 쉽게 사용이 가능합니다.
Questa 에서는 RTL 및 Gate Level Simulation 을 더 빠르게 진행 할 수 있는 Optimization 기능을 제공하고 있습니다. RTL Simulation 의 경우 2-3배, Gate Level Simulation 의 경우 3-4배의 향상된 속도로 Simulation 을 진행합니다.