DO-254 를 준수하는 FPGA 검증에 필요한 서비스
항공 우주, 방위산업, 원전, 철도 등의 민감 안전(Safety-Critical) 분야에서 표준 인증이 필요한 FPGA를 설계하는 프로세스는 개념 설계, 상세 설계, 구현, 검증 등의 절차를 통해서 진행할 수 있다. 이 과정에서 RTL Code는 표준 Rule에 적합하게 설계되어야 하며, 또한 프로세스에 맞는 Verification 방법에 따라 검증을 수행해야 한다.
HDL 코드의 내용을 문서화 하는데 있어서 Code 의 내용을 쉽게 이해할 수 있도록 시각화
Test Bench 를 통한 HDL Simulation 을 통해 해당 Logic 의 function 이 제대로 구현 되어 있는지 체크
HDL 언어로 구연한 Design Code 상에서 실질적으로 Logic 으로 구현되는 요소인 Statements, Conditions, Finite State Machines 과 같은 구성요소를 검증하여, 실질적으로 해당 Code 들이 동작을 하는지 Design 내에서 사용되지 않는 Code 가 있는지 검증
비동기 Clock을 사용한 디자인에서 다른 clock domains에 Logic이 연결된 신호의 레지스터는 준안정 상태(metastable)되어 RTL 시뮬레이션 결과와 다를 수 있으므로 이와 같은 신호들이 제대로 동기화되었는지 검증하는 프로세스
RTL 과 합성 후 또는 배치 및 배선 후의 Netlist 가 논리적으로 동등한지를 체크하는 방법으로, Do-254 에서는 합성 과정과 배치 및 배선 과정에서 RTL과 합성 후 Netlist가 정확하게 진행되었는지 확인하는 목적으로 사용
합성과 P&R 이후의 결과물인 Netlist 파일을 이용하여, 모든 Delay 값을 적용하여 Full timing Simulation 을 진행하여, RTL 레벨에서의 Simulation 결과와 동일한 Out Put 이 발생하는지 체크